Projeto de um hardware acelerador do algoritmo de distância euclidiana

Abstract

Gigantescos volumes de dados são gerados diariamente tornando cada vez mais custoso para os computadores processá-los em tempo hábil, razão pela qual há uma demanda por soluções que possam acelerar os processos envolvidos. Este trabalho visa apresentar um desenho da arquitetura de um acelerador do cálculo da distância euclidiana em hardware avaliando as oportunidades de paralelismo e pipeline e uma análise da aceleração com base nos resultados de testes simulados e cálculos matemáticos com a finalidade de melhorar o tempo de resposta do algoritmo K-means. A pesquisa é baseada em um Programa Institucional de Bolsas de Iniciação Científica (PIBIC) realizado nos últimos 12 meses, que contou com revisão de literatura sobre o assunto e do uso do Logisim para a confecção do desenho e das simulações de testes e comparativos com versões em software mostrando que a aceleração aumenta com o volume de dados até se estabilizar próximo a 9 vezes mais eficiente quando comparado à versão puramente sequencial e atingindo uma melhoria de 8,5 em comparação com a implementação em assembly do processador MIPS. A partir dos resultados podemos concluir que o grande ganho de desempenho do acelerador está no uso de paralelismo na comparação de indivíduos com centroide e uso de pipeline nas etapas do cálculo da distância, além do paralelismo empregado na árvore de soma e de comparação usada na implementação.