Análise de topologias otimizadas de portas lógicas utilizando tecnologia CMOS

A concepção dos circuitos integrados ocorreu devido com a evolução tecnológica dos transistores, em especial os transistores do tipo efeito de campo, mais especificamente os MOSFET (Metal Oxide Semiconductor Field Effect Transistor). O transistor MOS possibilitou a miniaturização dos circuitos integrados, alavancando o aumento da densidade de transistores em uma pastilha de silício. Contudo, este avanço tende a reduzir, pois está se chegando ao limite de redução do tamanho dos transistores. Sendo assim, vários trabalhos vêm sendo direcionadas para topologias mais otimizadas, as quais apresentam uma quantidade de transistores inferiores às tecnologias padrões, além da redução de consumo de potência, mais especificamente os circuitos de ultra-baixo consumo. Este trabalho propõe uma análise comparativa de topologias de circuitos digitais, mais especificamente portas lógicas, a nível de projeto de layout. Serão comparadas topologias padrões com soluções otimizadas, sendo avaliados os desempenhos destas implementações levando em consideração três litografias de mercado: 0,25 μm, 0,35 μm e 0,60 μm. As topologias serão descritas em SPICE e os resultados comparados com o projeto do layout.