Análise de topologias otimizadas de portas lógicas utilizando tecnologia CMOS
| dc.contributor.advisor | Arrais Júnior, Ernano | |
| dc.contributor.author | Abrantes, Rafael Vieira | |
| dc.contributor.referee1 | Arrais Júnior, Ernano | |
| dc.contributor.referee2 | Souza, Pedro Thiago Valério de | |
| dc.contributor.referee3 | Silva Segundo, Francisco Carlos Gurgel da | |
| dc.coverage.spatial | Pau dos Ferros | |
| dc.date.accessioned | 2024-02-22T14:31:12Z | |
| dc.date.available | 2024-02-22T14:31:12Z | |
| dc.date.issued | 2017-10-23 | |
| dc.description.abstract | A concepção dos circuitos integrados ocorreu devido com a evolução tecnológica dos transistores, em especial os transistores do tipo efeito de campo, mais especificamente os MOSFET (Metal Oxide Semiconductor Field Effect Transistor). O transistor MOS possibilitou a miniaturização dos circuitos integrados, alavancando o aumento da densidade de transistores em uma pastilha de silício. Contudo, este avanço tende a reduzir, pois está se chegando ao limite de redução do tamanho dos transistores. Sendo assim, vários trabalhos vêm sendo direcionadas para topologias mais otimizadas, as quais apresentam uma quantidade de transistores inferiores às tecnologias padrões, além da redução de consumo de potência, mais especificamente os circuitos de ultra-baixo consumo. Este trabalho propõe uma análise comparativa de topologias de circuitos digitais, mais especificamente portas lógicas, a nível de projeto de layout. Serão comparadas topologias padrões com soluções otimizadas, sendo avaliados os desempenhos destas implementações levando em consideração três litografias de mercado: 0,25 μm, 0,35 μm e 0,60 μm. As topologias serão descritas em SPICE e os resultados comparados com o projeto do layout. | |
| dc.description.abstract2 | The design of the integrated circuits occurred due to the technological evolution of the transistors, especially the field effect type transistors, more specifically the Metal Oxide Semiconductor Field Effect Transistor (MOSFET). The MOS transistor enabled the miniaturization of the integrated circuits, leveraging the increased density of transistors in a silicon wafer. However, this advance tends to reduce, as the reduction of the size of the transistors is reaching the limit. Thus, several works have been directed to more optimized topologies, which present a number of transistors inferior to the standard technologies, besides the reduction of power consumption, more specifically the circuits of ultra-low consumption. This work proposes a comparative analysis of topologies of digital circuits, more specifically logic gates, at the level of layout design. Standard topologies with optimized solutions will be compared and the performances of these implementations will be evaluated taking into account three lithographs of the market: 0.25 μm, 0.35 μm and 0.60 μm. The topologies will be described in SPICE and the results compared to the layout design. | |
| dc.description.physical | 72 f. | |
| dc.format.mimetype | ||
| dc.identifier.bibliographicCitation | ABRANTES, Rafael Vieira. Análise de topologias otimizadas de portas lógicas utilizando tecnologia CMOS. 2017. 72 f. TCC (Graduação) - Curso de Ciência e Tecnologia. Universidade Federal Rural do Semi-Árido. Pau dos Ferros. 2017. | |
| dc.identifier.uri | https://repositorio.ufersa.edu.br/handle/prefix/10525 | |
| dc.language.iso | pt_BR | |
| dc.publisher.center | Centro Multidisciplinar de Pau dos Ferros - CMPF | |
| dc.publisher.country | Brasil | |
| dc.publisher.initials | UFERSA | |
| dc.publisher.institution | Universidade Federal Rural do Semi-Árido | |
| dc.rights | info:eu-repo/semantics/openAccess | en |
| dc.rights.holder | UFERSA | |
| dc.rights.uri | http://creativecommons.org/licenses/by-sa/3.0/br/ | |
| dc.subject.cnpq | CIENCIAS EXATAS E DA TERRA::CIENCIA E TECNOLOGIA | |
| dc.subject.keyword | Circuitos integrados digitais | |
| dc.subject.keyword | Transistor MOSFET | |
| dc.subject.keyword | Descrição SPICE | |
| dc.subject.keyword | Layout | |
| dc.subject.keyword | μ (micro) | |
| dc.title | Análise de topologias otimizadas de portas lógicas utilizando tecnologia CMOS | |
| dc.type | info:eu-repo/semantics/bachelorThesis |